/ 02 — TOOLCHAIN
СТЕК ДЛЯ
КРЕМНИЯ_
ASIC-проект — это цепочка преобразований. Посмотри, какой софт отвечает за каждый этап, и собери собственный pipeline.
RTL / NETLIST / GDSIIОТКРЫТЫЙ WORKFLOW
01 / ПАЙПЛАЙН
От кода к топологии.
Упрощённая карта цифрового потока. Реальный процесс включает дополнительные проверки и итерации.
01
{ }
RTL
Verilog / SystemVerilog
Дизайн + тесты02
≋
Синтез
Логические ячейки
Yosys03
▦
Размещение
План + placement
OpenROAD04
⌁
Трассировка
Соединение слоёв
OpenROAD05
▣
GDSII
Физическая топология
DRC / LVS / STA02 / КЛЮЧЕВЫЕ КОМПОНЕНТЫ
Кто за что отвечает.
01 / SYNTHESISLOGIC02 / PHYSICALPLACE & ROUTE03 / AUTOMATIONFLOW04 / VERIFICATIONLAYOUT
Yosys ↗
RTL-синтез: из описания логики в netlist стандартных ячеек.
OpenROAD ↗
Floorplan, placement, clock tree, routing и физическая оптимизация.
LibreLane ↗
Конфигурация и запуск полного потока с воспроизводимыми этапами.
KLayout ↗
Просмотр и обработка layout, запуск проверок DRC и LVS.